Simple AXI bus Design using Verilog HDL

سرفصل های دوره

AXI in easy understand

1 - Course Introduction

1 - Introduction

2 - AMBA introduction

3 - Comparision between AHB AXI APB

2 - AXI bus

4 - Introduction to AXI

5 - AXI channel Architecture of Readwrites

6 - AXI signals

7 - Handshaking signals

8 - Signal Diagram

9 - Write process Timing diagram

10 - Read process Timing diagram

11 - Dependencies between channel handshake signals

3 - Implementation of Simple AXI bus

12 - AXI state machine for write read

13 - AXI MasterSlave Block diagram and Writeread process

4 - Source code

14 - Design of AXI bus using verilog HDL write process

14 - axi-master-write.zip

14 - axi-slave-write.zip

15 - Design of AXI bus using verilog HDL Read process

15 - axi-master-read.zip

15 - axi-slave-read.zip

16 - AXI master slave

16 - axi-master.zip

16 - axi-slave.zip

17 - Test bench simulation

17 - design.zip

17 - testbench.zip

179,000 تومان

افزودن به سبد خرید

خرید دانلودی فوری

در این روش نیاز به افزودن محصول به سبد خرید و تکمیل اطلاعات نیست و شما پس از وارد کردن ایمیل خود و طی کردن مراحل پرداخت لینک های دریافت محصولات را در ایمیل خود دریافت خواهید کرد.

تولید کننده: Udemy