دسته بندی

در حال حاضر محصولی در سبد خرید شما وجود ندارد.

پنل کاربری

رمز خود را فراموش کرده اید؟ اگر اولین بار است از سایت جدید استفاده میکنید باید پسورد خود را ریست نمایید.

آموزش کدنویسی سخت افزارها بوسیله Verilog HDL

دانلود Udemy Verilog HDL: VLSI Hardware Design Comprehensive Masterclass

8,400 تومان
بیش از یک محصول به صورت دانلودی میخواهید؟ محصول را به سبد خرید اضافه کنید.
افزودن به سبد خرید
خرید دانلودی فوری

در این روش نیاز به افزودن محصول به سبد خرید و تکمیل اطلاعات نیست و شما پس از وارد کردن ایمیل خود و طی کردن مراحل پرداخت لینک های دریافت محصولات را در ایمیل خود دریافت خواهید کرد.

ویدئو معرفی این محصول

با مشاهده این کورس آموزشی از طریق انجام پروژه های واقعی و به زبانی بسیار ساده مطالب فراوانی را در رابطه با Verilog HDL یاد می گیرید.

عنوان اصلی : Verilog HDL: VLSI Hardware Design Comprehensive Masterclass

این مجموعه آموزش ویدیویی محصول موسسه آموزشی Udemy است که بر روی 1 حلقه دیسک ارائه شده و به مدت زمان 11 ساعت و 58 دقیقه در اختیار علاقه مندان قرار می گیرد.

در ادامه با برخی از سرفصل های درسی این مجموعه آموزش آشنا می شویم :


Introduction :
Introduction
Course coverage
Review of VLSI concepts
What is VLSI?
Review of terms
Minimum feature size
Why Integration?
Broad areas in VLSI
VLSI Design Styles - Full Custom
VLSI Design Styles - Semi Custom
VLSI Design Styles - FPGA
VLSI Design Styles - Gate Array
VLSI Design Styles - Comparison
Full custom vs Semi custom
ASIC vs FPGA
ASIC Design Flow - Part 1
ASIC Design Flow - Part 2
ASIC Design Flow - Design Specs
ASIC Design Flow - Architecturing
ASIC Design Flow - RTL coding
ASIC Design Flow - Verification
ASIC Design Flow - Synthesis
ASIC Design Flow - Design for Testability
ASIC Design Flow - Timing Analysis
ASIC Design Flow - Floorplanning, Placement & Routing
ASIC Design Flow - Formal Verification
ASIC Design Flow - Power Estimation
ASIC Design Flow - Fabrication
ASIC Design Flow - Packaging

Verilog Basics :
Verilog Design Styles
My First Dataflow Style Design
My First Behavioral Style Design
My First Structural Style Design
1-bit Full Adder (Sturctural-1)
1-bit Full Adder (Sturctural-2)
1-bit Full Adder (Sturctural-3)
1-bit Full Adder (Dataflow)
1-bit Full Adder (Behavioral)
My first Test Bench

Designing Combinational Logic :
4 Valued Logic
Data Types
Number Representation
Bit and Bus
Naming Conventions
Operators - Bitwise
Operators - Arithmetic
Operators - Logical
Operators - Relational
Operators - Reduction
Operators - Shift
Operators - Concatenation
Operators - Repetition
Operators - Conditional
Output Resolution Table
4-bit Full Adder (Structural)
4-bit Full Adder (Dataflow)
4-bit Full Adder (Behavioral)
4-bit Full Adder Test Bench
2:1 Multiplexer (Dataflow)
2:1 Multiplexer (Behavioral)
4:1 Multiplexer (Dataflow1)
4:1 Multiplexer (Dataflow2)
4:1 Multiplexer (Dataflow3)
4:1 Multiplexer (Behavioral)
2 X 4 Decoder (Dataflow)
2 X 4 Decoder (Behavioral)
3 X 8 Decoder (Dataflow)
4 X 2 Encoder (Dataflow)
4 X 2 Encoder (Behavioral)
4 X 2 Priority Encoder (Behavioral)
4 X 2 Priority Encoder (Dataflow)
4-bit Comparator (Dataflow 1)
4-bit Comparator (Dataflow 2)
4-bit Comparator (Behavioral)
8-bit Barrel Shifter (Combinational Left & Right)
Designing Arithmetic & Logic Unit (ALU)

Designing Sequential Logic :
Clock, D-Latch and a D-Flip Flop
D-Flip Flop vs D-Latch
D-Latch (Dataflow)
D-Latch (Behavioral)
D-Latch with Asynchronous Reset (Behavioral)
D-Flip Flop (Basic)
Postitive Edge Triggered D-Flip Flop with Asynchronous Active High Reset
Negative Edge Triggered D-Flip Flop with Asynchronous Active High Reset
Postitive Edge Triggered D-Flip Flop with Asynchronous Active Low Reset
Postitive Edge Triggered D-Flip Flop with Asynchronous Active High Set
Synchronous D-Flip Flop with Active High Reset
Synchronous D-Flip Flop with Active Low Reset
Synchronous D-Flip Flop with Reset and Set
Synchronous and Asynchronous Reset Design
8-bit Twin Register Set
Designing a 5-bit Left to Right Shift Register
Designing a 5-bit Universal Shift Register
Designing a basic counter
Writing a Test Bench for a Counter
Designing an Up Counter with Load Option
Designing an Up or Down Counter
Designing a Modulus Counter
Designing a Range Up Counter
Designing a Range Up or Down Counter with Load Option
Designing a Clock Frequency Divider (Divide by 2)
Designing a Clock Frequency Divider (Divide by 4)
Designing a Clock Frequency Divider (Divide by 3)
Designing a Single Clock First In First Out (FIFO)
Designing a Dual Clock First In First Out (FIFO)

Designing Memories :
Memory Array Options and Definitions
Single Port Ram - v1
Single Port Ram - v2
Single Port Ram - v3
Single Port Ram - v4
Dual Port Ram - v1
Dual Port Ram - v2
True Dual Port Ram - v1
True Dual Port Ram - v2

Designing Finite State Machines :
Mealy vs Moore Machine
Mealy - 101 Non-Overlapping Sequence Detector
Mealy - 011 Non-Overlapping Sequence Detector
Mealy - 000 Non-Overlapping Sequence Detector
Mealy - 0101 Non-Overlapping Sequence Detector
Mealy - 11011 Non-Overlapping Sequence Detector
Mealy - 101 Overlapping Sequence Detector
Mealy - 011 Overlapping Sequence Detector
Mealy - 000 Overlapping Sequence Detector
Mealy - 0101 Overlapping Sequence Detector
Mealy - 11011 Overlapping Sequence Detector
Designing a Mealy Machine - Sequence Detector
Moore - 101 Non-Overlapping Sequence Detector
Moore - 010 Non-Overlapping Sequence Detector
Moore - 0101 Non-Overlapping Sequence Detector
Moore - 101 Overlapping Sequence Detector
Moore - 010 Overlapping Sequence Detector
Moore - 0101 Overlapping Sequence Detector
Designing a Moore Machine - Sequence Detector
Designing a Machine to Pick a Series of Coloured Balls and a Vending Machine

مشخصات این مجموعه :
زبان آموزش ها انگلیسی روان و ساده
دارای آموزشهای ویدیویی و دسته بندی شده
ارائه شده بر روی 1 حلقه دیسک
مدت زمان آموزش 11 ساعت و 58 دقیقه !
محصول موسسه آموزشی Udemy