در حال حاضر محصولی در سبد خرید شما وجود ندارد.
اصول، سطوح توصیف طراحی، نوع داده ها، نیمکت های تست، وظایف و وظایف سیستم، FSM با نمونه ها و پروژه ها
عنوان اصلی : Verilog HDL programming with practical approach
سرفصل های دوره :
معرفی دوره :
پیش نمایش
نمونه برنامه در edaplayground
معرفی Verilog HDL:
اصول Verilog
جریان طراحی VLSI (FPGA و ASIC):
جریان طراحی VLSI (FPGA و ASIC)
FPGA در مقابل ASIC
سه سطح طراحی verilog شرح :
سه سطح طراحی verilog توضیحات
مثال: mux_2x1 با 3 مدل چکیده
ساختارهای زبان Verilog، انواع دادهها و دستورالعملهای کامپایلر:
ساختهای زبان - نظرات، کلمات کلیدی، شناسه، شماره خاص، اپراتورها
انواع داده - خالص، reg، عدد صحیح، واقعی، رشته، زمان، پارامتر، برداری، آرایه، حافظه
دستورالعمل های کامپایلر
ساختار برنامه Verilog :
ساختار برنامه Verilog -Module
پورت ها
قوانین اتصال پورت
رویکردهای روشهای طراحی
مدل سازی سطح دروازه :
معرفی مدل سطح دروازه
مثال: 4x1 Mux
مثال: جمع کننده کامل
بافرهای سه حالته با مثال
آرایه نمونه با مثال
مدل سازی جریان داده:
مدلسازی جریان داده : بیانیه انتساب
اپراتورها
عملگرهای حسابی
اپراتورهای منطقی
مثال: جمع کننده کامل: عملگرهای منطقی
مثال: جمع کننده کامل: عملگرهای حسابی
مثال: مبدل کد باینری به خاکستری
منطقی و , منطقی یا (&&, ||)
عملگرهای Shift: Shift چپ/راست
تغییر بدون عملگر شیفت، فقط با عملگر الحاق
عملگرهای رابطه ای مثال: مقایسه کننده
برابری (==)، عملگرهای تساوی موردی (===).
عملگر کاهش: مثال: مولد برابری
مدل سازی رفتاری:
مدلسازی رفتاری - مقدمه
ساختارهای مدلسازی رفتاری
بلوک های رویه ای - اولیه و همیشه
مثال: Clock Generation
بیانیه تکلیف - مسدود کردن و غیر مسدود کردن
مکانیسم در غیر انسداد
همزمانی
مزیت تخصیص غیر مسدود کردن: مثال: تعویض
مزیت تخصیص غیر انسدادی: مثال: خط لوله
if-else: عبارت: مثال: 4x1 Mux
مورد - عبارت : مثال: 4x1 Mux
مزیت Case نسبت به if-else
حلقه ها: while، for، تکرار، برای همیشه
بلوک های موازی - فورک-پیوستن
مثالهای مدار منطق ترکیبی: 8x1 Mux
مثال: 1x8 Demux
مثال: جمع کننده کامل و جمع کننده کامل 4 بیتی
مثال: رسیور 3x8 و رسیور 3x8 با استفاده از رسیور 2x4
مثال: رمزگذار 8x3
مثال: رمزگذار اولویت
مثال: نمایشگر هفت بخش
مثال: ALU
مدارهای منطقی متوالی: فهرست نمونه ها
مثال: D Flip Flop در مقابل D-Latch
مثال: Master-slave JK Flip Flop
مثال: شمارنده
مثال: شمارنده بالا/پایین
مثال: تقسیم کننده ساعت با استفاده از شمارنده تقسیم بر 2،4،8،....
مثال: پالس مولد: مولد پالس Mod-3
مثال: تقسیم بر ساعت 3
مثال: شمارنده حلقه در مقابل شمارنده جانسون
مثال: Shift Registers: SISO, SIPO, PISO,PIPO
مثال: LFSR (رجیستر تغییر بازخورد خطی)
طراحی حافظه
مدلسازی سطح سوئیچ:
مدل سازی سطح سوئیچ
نیمکت تست:
شبیه سازی عملکردی
مثال - میز تست برای طراحی پیشخوان
مثال - میز تست برای مولد پالس
توابع و وظایف و وظایف سیستم:
عملکردها و وظایف و وظایف سیستم
وظایف سیستم مبتنی بر فایل و وظیفه سیستم تولید کننده تصادفی
فایل را بخوانید و در وظیفه سیستم حافظه بنویسید
رابط زبان برنامه نویسی
FSM:
FSM (ماشین حالت محدود) و مدل سازی سخت افزاری FSM، کد Verilog مثال
مثال: FSM - تقسیم بر ساعت 2
مثال: FSM- تقسیم بر ساعت 3
ردیاب توالی با استفاده از FSM با طراحی کامل و سل:
ردیاب توالی با استفاده از FSM با طراحی کامل و سل
آشکارساز توالی با استفاده از شکل موج خروجی FSM
پروژه 1: کنترل کننده حافظه:
کنترل کننده حافظه با Design & TB
پروژه 2: FIFO:
سخنرانی FIFO
معرفی FIFO
عملکرد خواندن رم معمولی را بنویسید
FIFO I/O (ورودی و خروجی)
بلوک دیاگرام و معماری FIFO
اتصال محیط طراحی FIFO و میز تست
Verilog HDL برای طراحی FIFO
کد Verilog HDL برای FIFO Test Bench
شبیه سازی و یافتن خطاها را اجرا کنید و نتایج شکل موج را تحلیل کنید
پروژه 3: طراحی کامل کد Hamming و TB برای تشخیص و تصحیح خطا:
همینگ کد کامل طراحی و سل برای تشخیص و تصحیح خطا
FPGA:
FPGA
Verilog HDL programming with practical approach
در این روش نیاز به افزودن محصول به سبد خرید و تکمیل اطلاعات نیست و شما پس از وارد کردن ایمیل خود و طی کردن مراحل پرداخت لینک های دریافت محصولات را در ایمیل خود دریافت خواهید کرد.
اطلاع رسانی حذف دوره های قدیمی و تخفیفات نوروزی مشاهده